▲ 삼성전자 서초사옥 <사진=최영준 기자>

[토요경제 = 최영준 기자] 반도체가 평면의 시대를 지나 입체의 시대로 접어들고 있다. 3D 반도체 기술이 바로 그 전환점이다. 삼성전자는 이를 통해 시스템 반도체와 메모리, 패키징을 아우르는 전(全) 영역에 3D 기술을 본격적으로 도입하기 시작했다.

기존 반도체는 ‘수평’으로 트랜지스터를 배치해왔다. CMOS 공정 기반의 단층 평면 구조가 전류 흐름과 회로 설계에 유리했기 때문이다. 하지만 단일 평면에 넣을 수 있는 트랜지스터 수가 한계에 도달하면서 더 이상 수평 구조만으로는 집적도를 높이기 어려워졌다.

이에 삼성전자가 주목한 것은 3차원 구조로 칩을 수직 적층하는 방식이다. 대표적인 사례가 세계 최초로 3나노 이하 공정에 도입한 GAA(Gate-All-Around) 기술이다. 기존 핀펫(FinFET)과 달리 채널 4면을 게이트가 감싸는 구조로 전력 효율과 성능에서 모두 앞선다.

삼성전자는 여기서 더 나아가 3D 적층과 GAA를 결합한 ‘3DSFET’ 구조 개발에도 나서고 있다. 기존의 GAA가 단일 트랜지스터 구조라면 3DSFET은 이를 수직으로 쌓아 면적 효율과 전력 성능을 동시에 극대화하는 개념이다.

3D 반도체 구현을 위해선 후공정 기술도 병행돼야 한다. 특히 극저온 식각이 핵심 기술로 떠오르고 있다. 이는 영하 60~70도라는 초저온 환경에서 식각 공정을 진행해 정밀하고 수직적인 패턴을 형성할 수 있게 돕는다. 실리콘 표면에 고체 보호막이 생성돼 식각 방향을 제어하고, 옆면 손상을 방지하는 방식이다.

현재 삼성전자는 이 극저온 식각 기술 도입을 위해 ‘램리서치’와 ‘도쿄일렉트론(TEL)’의 장비를 동시에 테스트 중인 것으로 알려졌다.

업계에 따르면 램리서치는 ‘Lam Cryo™ 3.0’ 장비를, TEL은 ‘Advanced Cryo Etcher’를 공급하고 있으며 두 장비 모두 고종횡비 형성에서 일정 수준 이상의 성능을 확보했다.

업계 관계자는 “삼성전자는 V10을 시작으로 극저온 식각을 차세대 V낸드 표준 공정으로 편입하는 데 무게를 두고 있다”고 전했다.

한편 극저온 식각은 메모리뿐 아니라 로직 반도체 공정에서도 활용도가 커지고 있다.

특히 백사이드 전력 연결을 위한 정밀 비아(Via) 식각이나 메탈 간 연결을 위한 패턴 정밀 제어 등에 적용 가능성이 크다.

삼성전자는 극저온 식각 기반의 정밀 수직 비아 형성 기술을 통해, 3DSFET 구현 시 발생할 수 있는 층간 간섭과 전력 노이즈를 줄이는 효과도 노리고 있다.

삼성전자의 3D 반도체 전략은 단순한 공정 미세화의 연장이 아닌 반도체 구조 그 자체의 전환을 의미한다.

단층 평면에서 벗어나 입체적으로 쌓는 방식은 더 많은 트랜지스터를 좁은 공간에 효율적으로 배치하면서도 전력 손실은 줄일 수 있는 방법으로, 기술적·경제적 돌파구가 될 수 있다.

삼성전자 관계자는 “미세화 한계가 다가온 현재, 구조의 혁신이 새로운 해법이 되고 있다”며 “로직, 메모리, 패키징 전 부문에서 3D 전환을 통해 차세대 반도체 경쟁력을 강화해 나갈 것”이라고 설명했다.

토요경제 / 최영준 기자 cyj@sateconomy.co.kr 

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